Modelsim仿真时卡住！

zhuyuxiong · 发表于 2012-6-13 02:02:36

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我是一个刚学verilog的菜鸟，今天按书上写了一段小程序，编译没问题，仿真时卡住了半天，modelsim的反应变得很慢，等了半天也没什么结果，只能关掉，试了好几次了。我用的是10.1a的破解版本，请赐教！
另外程序是朋友给的，应该没问题。

SKILLER · 发表于 2012-6-13 09:36:26

没听说过，能卡住，是不是设置错了

yanrenyi · 发表于 2012-6-13 09:47:49

卡住? 你截个图发上来看看啊。

poiu_elab · 发表于 2012-6-13 15:12:15

八成是组合逻辑死锁

zhuyuxiong · 发表于 2013-4-10 11:23:22

后来发现了，卡住是因为仿真时我点选了“optimization”这个选项，去掉了之后就可以正常运行了。

yangfan8819183 · 发表于 2013-4-10 15:42:40

回复 5# zhuyuxiong

我的也是卡，请问详细步骤是啥，就是变异正确，双击测试文件就卡黑

xen_Mar · 发表于 2013-4-10 17:03:07

是不是电脑配置不行呀？

zhuyuxiong · 发表于 2013-4-11 02:21:04

回复 6# yangfan8819183

也就是说您编译没问题但是仿真遇到了问题是吧？如果是的话，跟您说一下我的仿真的具体步骤：点击“simulate”->选择“start simulation”->在弹出的窗口的“Optimization”里去掉“Enable optimization”->选中你的文件，点击“OK”即可开始仿真！我把最重要的一步用附件上床了，您看一下。有问题咱们继续讨论。

Simulation

zhuyuxiong · 发表于 2013-4-11 02:22:06

回复 7# xen_Mar

可能是我的电脑不给力吧！

lynnzhangcd · 发表于 2014-7-7 13:53:42

没通过么，这是电脑或逻辑问题了。

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