新手提问

zlangzl02 · 发表于 2012-5-25 22:37:37

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刚接触芯片验证不久，弱弱地问一下，verilog、system verilog、makefile、vcs、verdi、uvm这些究竟是什么关系？

gaurson · 发表于 2012-5-25 22:46:56

systemverilog是verilog的升级版本，加入了很多方便于验证的东西，比如面向对象的；makefile估计是一种脚本的东西，我不了解；vcs是一种EDA仿真工具；verdi是调试工具，可以把仿真工具的波形和代码结构融合进去，方便追踪bug；uvm顾名思义，就是基于sv的一种验证方法学，它有自身的一套函数库。

zlangzl02 · 发表于 2012-5-25 23:30:49

回复 2# gaurson

3ks a lot

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