DC综合的错误：Invalid delay direction for port

letheoo · 发表于 2012-5-25 21:07:08

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约束的脚本
set_output_delay -clock 007_clk $CLK_PERIOD SFR_WRITE_EN*
结果的错误
Error: Invalid delay direction for port 'SFR_WRITE_EN[14]'
搞不清楚是什么原因，好像是clock 定义错误，怎么改正？

陈涛 · 发表于 2012-5-26 08:26:42

'SFR_WRITE_EN[14]'是input port ???

letheoo · 发表于 2012-5-26 09:22:33

回复 2# 陈涛

input，output没有设错，这是其中的一个错误，还有另外几个，input、output都有

ethanpan · 发表于 2012-5-26 14:43:17

输入输出的方向弄错了

letheoo · 发表于 2012-5-26 14:58:58

回复 4# ethanpan

呃，不是吧，我之前两种方向都试过了，难不成是 verilog文件有错？有意思的是，这些错，都具体到了端口的某一位【14】或者【7】

ethanpan · 发表于 2012-5-27 13:50:08

回复 5# letheoo

我遇到过，用通配符表示的端口可能有部分不一致的。可以检查下verilog，对比下端口

bpm · 发表于 2015-5-12 18:36:55

在你设置set_output_delay的时候，后面的output端口错误。

inter211 · 发表于 2016-6-18 11:53:38

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[求助] DC综合的错误：Invalid delay direction for port

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