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[求助] VCS中编译Altera库

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发表于 2012-5-24 15:05:38 | 显示全部楼层 |阅读模式

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本帖最后由 tangxij 于 2012-5-24 21:55 编辑

dffep是一个primitive类型的:
primitive dffep (q, ck, en, d, s, r);
        output q; // dff output
        input ck; // clock
        input en; // clock enable
        input d; // dff data input
        input s; // async set
        input r; // async reset

        reg q;
        initial q=1'b0;
        table
////////////////////////////////////
        endtable
endprimitive

在Altera库中是这么调用的:
dffep sync_dffe (
                 .q( sync_dffe_q ),
                 .ck( slow_clock ),
                 .en( 1'b1 ),
                 .d( ~sync_dffe_q ),
                 .s( 1'b0 ),
                 .r( 1'b0)
   );
但是VCS编译不过去,请教下高手,怎样才能让VCS编译过去,而且不用修改库文件?
如果修改成 dffep sync_dffe(sync_dffe_q, slow_clock, 1'b1, ~sync_dffe_q, 1'b0, 1'b0)是可以编译过的。
发表于 2012-5-24 17:37:00 | 显示全部楼层
做FPGA还是modelsim吧
VCS是做asic的
 楼主| 发表于 2012-5-24 21:53:42 | 显示全部楼层
做FPGA的系统仿真,想提高一下速度。有没人知道这个问题的?
发表于 2012-6-14 23:01:08 | 显示全部楼层
回复 3# tangxij


    你这个库是altera的,本身就是FPGA,在仿真的时候要用到这三个文件220model,cycloneii_atoms,altera_mf
发表于 2013-5-13 08:45:47 | 显示全部楼层
VCS仿真Altera core时编译Altera的库方法和Modelsim一样吗
发表于 2019-7-24 11:36:04 | 显示全部楼层


icfans3 发表于 2013-5-13 08:45
VCS仿真Altera core时编译Altera的库方法和Modelsim一样吗


同问。。。。。。。。。
发表于 2021-5-6 15:19:49 | 显示全部楼层
本帖最后由 ygpygp1234 于 2021-5-6 15:34 编辑

大家好,我在用iverilog工具时也遇到了iverilog编译器无法支持dffep的"抱团"用法,导致无法进行仿真,而用modelSIM就支持这个用法。。。正在找解决方法
image.png
image.png
发表于 2021-12-8 16:37:25 | 显示全部楼层
vcs仿真altera的ip时,只要不牵涉到加密模块的仿真,一般直接在vcs的filelist中加上需要编译的文件(一般是220model,altera_primitives,sgate,altera_mf等),然后编译即可。如果碰到加密文件,应该只能止步了;哪位大神有解决办法没?
发表于 2024-12-6 13:59:34 | 显示全部楼层
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