求助 VHDL代码中的synopsys translate off和synopsys translate on之间的作用

zyplele · 发表于 2012-5-23 18:19:16

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本帖最后由 zyplele 于 2012-10-10 20:56 编辑

求帮助
下面代码中synopsys translate off和synopsys translate on之间的代码有什么作用如果把这段代码去掉对结果有什么影响啊
   --synopsys translate off
   IF NoX /= '0' THEN
      NoX := '1';
   ELSE
      NoX := '0';
   END IF;
   --synopsys translate on

A1985 · 发表于 2012-5-23 20:06:36

不让工具综合。。。。

zyplele · 发表于 2012-5-23 21:20:50

回复 2# A1985

VHDL也有综合吗？综合具体指什么呀，呵呵我知道的比较少，
如果把这段代码去掉的话，对结果有影响吗

zheng070608138 · 发表于 2013-4-9 17:46:57

具体怎么写啊?我试了，结果语法错误
前面是
--synopsys tranlate off

这个-- 是什么啊

帆拓海 · 发表于 2015-10-25 11:58:33

首先明白：编译器指示语句
      有时，可以利用HDL描述中的一些特定的注释语句来控制综合工具的工作，从而弥补仿真环境和综合环境之间的差异，这些注释语句称为编译器指示语句(Compiler Directives)。
      Verilog编译器指示语句
      1) translate_off/ translate_on
      这组语句用来指示DC停止翻译 “//synopsys translate_off”之后的Verilog描述，直至出现 “//synopsys translate_on”。当Verilog代码钟含有供仿真用的不可综合语句时，这项功能能使代码方便地在仿真工具与综合工具之间移植。