求助，关于verilog的编译出错

wapon

我复制了一段程序到quartus里去，然后编译了一下，出错了,错误是：Error (10228): verilog hdl error at demo1.v(1): module "adder4" cannot have duplicate definition。请问这个市什么意思
程序段是：
module  adder4(cout,sum,ina,inb,cin);
output[3:0] sum;
output cout;
input[3:0] ina,inb;
input cin;
assign {cout,sum}=ina+inb+cin;
endmodule
小弟才开始学习，请各位大大来帮我下，谢谢

libra811

看一下你的工程及包含的文件对不对

wapon

文件应该不会错把，不过我的把测试文件放在同一个工程里面，测试文件里面也有`include "demo1.v"，调用过demo1的，这有没有关系？

wapon

对了，下面还有句错误信息：Error: Entity "adder4" in file ../scr/demo.v already exists in file ../scr/demo1.v

wapon

还有当我删掉测试文档里的`include "demo1.v“的后，然后编译后出现的错误是：Error: Top-level design entity "demo" is undefined
这个是什么意思？谢谢各位了，来帮偶解答一下吧，想了半天都没想出来

caoyangyf

提示上说的很明白了,你是模块的在同一级上重复定义了.
你查看一下,你所编译的文件中包含了同名的模块的定义?

wapon

我现在修改过了，删了`include “demo1.v”了，但是无论怎么编译都回显示Error: Top-level design entity "demo" is undefined的错误，我想了很多办法都没解决阿，5555

zf1982

删掉测试文档里的`include "demo1.v“的后，然后编译后出现的错误是：Error: Top-level design entity "demo" is undefined

wapon

我知道怎么解决了，谢谢各位