modelsim10.0d和ISE13.1的bug

weizhiheng · 发表于 2012-5-11 06:41:33

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modelsim10.0d在仿真的时候，在图形显示里面，选择信号的radix，选择decimal，显示不正常，如输出信号期望按照singed 信号显示，但是不可以，所以看信号波形不方便，可能是bug大家注意。6.6b没有这个问题。

ISE13.1在仿真库编译时property选项选择库输出地址，默认的$xilinx/……/mti_se/这个地址一旦选择确定就会自己变成 “
项目地址$xilinx/……/mti_se/”，导致编译库无法进行。手动修改后可以。这里注意了。

还有一个问题就是ISE10.0.3综合时显示slice register使用只有30%左右，但是map router后显示会有80%多；在ISE13.1里面综合和map router后显示会有80%多，两者基本一致。不知道这个是为什么？

solarwafer · 发表于 2012-5-11 07:21:11

我的modelsim没有这个问题

frinos · 发表于 2012-5-11 09:26:09

学习一下！！！

victor2011fpga · 发表于 2012-5-14 19:57:50

恩，一起交流

weizhiheng · 发表于 2012-5-24 23:33:57

modelsim10.0d在仿真的时候，在图形显示里面，选择信号的radix，选择decimal，显示不正常，如输出信号期望按照singed 信号显示，但是不可以，所以看信号波形不方便，可能是bug大家注意。6.6b没有这个问题。
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上述问题的解决方法是在写testbench的时候，将输出数据类型直接定义成signed，那么选择信号的radix，选择decimal会显示有符号数据；否则仅仅显示无符号类型数据。

而在6.6里面，和写testbench没有关系，那么选择信号的radix，选择decimal就会显示有符号数据；选择radix选择unsigned就会显示无符号数据。

所以，也许是vlog语言新版本引入的结果。

陶志妖妖 · 发表于 2012-7-15 21:32:03

回复 2# solarwafer

请问你的modelsim是哪个版本？是10.0d吗？

xiaocat85 · 发表于 2012-7-21 00:44:34

10.0d的确有楼主所的问题，之前发现了，果断换回6.5g

[原创] modelsim10.0d和ISE13.1的bug

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