SPICE 仿真， 用 PWL 如何表示高阻？

orinoflow

初入SPICE仿真，有个问题:我要个一个端口增加激励，但是希望在仿真进行到某个阶段的时候，取消这个激励，如何做呢？
我现在用的是PWL方式的激励：
Vip1 GPIOA1 0 pwl(1n 3.0 321300n 3.0 321400n 0.2 324400n 0.2 324500n 3.0)
我想要在时间点 324500n 之后，让这个激励撤销，从而让端口保持高阻状态，如何做呢？

jinnon

同关注，正遇到这个问题
现在正在用nanosim 仿 整个芯片 power up 看内部LDO 1.8 能不能正常起来； 但是现在如果外部不给1.8v 的话 nanosim 跑不动 到DC initialization 就跑不下去 也不报WARNING or ERROR (外部给1.8v的话能够顺利的跑下去，这样的话就LDO没有什么意义) ，现在想在刚开始给个激励，让它能够顺利做DC分析进入仿真，然后把激励撤销掉。
analog 部分单独跑LDO没问题，把数字部分的CDL加上一起跑仿真就跑不动了，一直卡在DC initialization...
有没有遇到同样的问题，请高手指点！

jinnon

如果强制skip_dc  能够进入simulation 但会一直卡在0.0% 进行不下去。 是不是digital 部分的逻辑比较复杂的原因DC 分析不出来 还是什么原因；为什么外部给个1.8v的激励跑整个芯片又能跑通？

peleGuo

增加一个传输门