【求助】Cyclone IV设计RGMII接口

goalyoung · 发表于 2012-4-24 15:10:05

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最近用Cyclone IV EP4CE10设计2个RGMII接口，ALTERA参考设计使用RGMII的随路125MHz时钟经过PLL后同步到内部FPGA，但是这样2个RGMII就需要2个PLL，把EP4CE10的PLL用光了，不知各位还有没有其他的设计方法？(主要是将RGMII时钟域转换到内部125MHz时钟域，尽量不使用宝贵的BRAM资源)。

arsenal1215 · 发表于 2012-4-24 15:36:39

直接用RGMII的随路啊，本来采样数据就要用啊，画蛇添足啊

goalyoung · 发表于 2012-4-25 09:53:04

回复 2# arsenal1215

意思是直接用随路时钟作为FPGA内部时钟？

arsenal1215 · 发表于 2012-4-26 15:47:13

回复 3# goalyoung

只要逻辑不是很大的话应该是可以的吧

574920045 · 发表于 2013-6-4 14:41:51

回复 1# goalyoung

这个rgmII timing mode 不理解，看不懂啊！能否指点一下

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