关于在cadence里面导入verilog文件

ahudesigner · 发表于 2012-4-23 16:50:16

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大侠们，求助！那个在cadence里面导入verilog文的时候，如果verilog文件中包含别的嵌套文件，如：`include "adder.v"，是不是要把主文件和被调用的文件一块儿导进去呢？生成的symbol会直接调用子模块（adder）吗？

ddrr · 发表于 2012-4-24 11:20:36

这样导入会报warning的，建议你将adder单独生成一个functional；
后面做混合仿真也不会有问题。

liugaba · 发表于 2012-6-26 15:11:37

多谢分享

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