从FPGA design改做IC design应该注意哪些？

supreme42

多谢，牛人啊。

gordon_m

继续聊聊.

5) RTL仿真过后. PrimeTime timing check + Formal check( formality or LEC) 做signoff是目前最通行的流程.
做timing仿真很慢,覆盖率也很低所以通常在post-layout netlist + sdf back annotation的仿真,只是做一些重要信号的确认之用,例如时钟,复位之类的信号是否动作正常,目前并不能做signoff之用.
在很久以前,>=0.35um曾经是用verilog XL仿真结果做signoff. PT+Formality一个小时能做好的工作,用verilog XL flow可能要两周左右,才能把corner case仿完,而且coverage通常还比较低.

FPGA设计目前也在朝这个方向走,但还并不普遍.FPGA的timing分析,也依赖于Quartus,ISE之类的FPGA工具,用PT+formal check还不算太主流.

对于有经验的FPGA设计工程师,即使不做timing仿真和formal check,只做RTL仿真+Quartus/ISE timing分析,通常也是可以做到满足设计要求的.

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bob_haohao

原型验证是一定要做的，不知道你们公司是拿的什么板子做的，好像Synopsys的HAPS板很不错