用veilog写异步复位报错

441307320 · 发表于 2012-4-9 23:00:30

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always @(posedge clk or reset)begin
。。。。
end

敏感表里这么写的，想实现的是异步复位功能，但是报错了，
ERROR:HDLCompiler:658 - "F:\VLSI_work\Adder_Array\Adder_Array.v" Line 228: No support for synthesis of mixed edge and level triggers.

这是为什么呢

zzczx · 发表于 2012-4-9 23:32:19

Posedge reset.

hnulht789 · 发表于 2012-4-10 08:31:23

即使是异步复位也需要指定高还是低电平

harejavahill · 发表于 2012-4-10 09:15:50

negedge reset

wang09123 · 发表于 2012-4-10 09:20:03

posedge reset

signallv · 发表于 2012-4-10 09:57:42

这样写，DC综合的时候找不到合适的器件。

argintang · 发表于 2012-4-10 12:19:02

要麼全是電平觸發,要麼全是邊沿觸發,不能既有電平觸發又有邊沿觸發

falloutmx · 发表于 2012-4-10 13:38:31

No support for synthesis of mixed edge and level triggers.
我觉得这个报错写得很明白了啊

lwdhbing · 发表于 2012-4-10 16:45:41

正确写法：
always @(posedge clk or negedge reset)begin
。。。。
end

jun_dahai · 发表于 2012-4-10 16:53:12

硬件代码是和实际的硬件电路具有一定的映射关系的，所以代码就有可综合性和不可综合性之分
错误信息已经明确指出无法映射到实际电路

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