matlab中由model生成verilog的问题

husoutheast · 发表于 2012-4-6 13:52:30

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本帖最后由 eecsseudl 于 2013-4-29 09:57 编辑

小弟最近在用matlab做一个抽取滤波器，想把搭好的model转成verilog语言。可是在转化时，testbench选项总是灰化的，见图，请问这是什么问题，还请知道的前辈指点一下。未命名.bmp

mangotango · 发表于 2013-12-12 03:14:36

where can i download

wfzhaoyuwei · 发表于 2014-3-17 23:37:37

找到相同想法的组织的人了。你进展怎么样兄弟

jacobshen · 发表于 2014-3-18 09:33:30

还是自己写verilog

四星坠 · 发表于 2014-3-20 15:06:38

zhege wenti meiyou jiejue...

ssamxd · 发表于 2014-4-13 09:25:38

谢谢楼主了！

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