verilog语言请教

otogyg · 发表于 2012-4-6 12:19:57

回复 9# levisk

你先试下吧，不行再找问题。

目前我看到的就是这些问题了。

otogyg · 发表于 2012-4-6 12:24:32

回复 9# levisk

另外，不知道到你要做到什么程度，后端要做吗。

如果做的话，你这代码风格上要改改。

如果只是拿来玩玩，能跑起来就可以的话，就无所谓了。

还有10楼的回复也是你代码中的一个问题。

shibinyou · 发表于 2012-4-6 16:01:26

时钟周期太短？

my2817 · 发表于 2012-4-7 10:31:26

没仔细看，但就觉着吧，
always
begin
.....
end
还是写完整好点儿

swordiel · 发表于 2012-4-7 12:55:24

是不是rst改成~rst，我记得复位信号都是低电平触发？？

swordiel · 发表于 2012-4-7 12:57:24

是不是rst改成~rst，我记得复位信号都是低电平触发？？

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