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[求助] 请教有关cmos pa layout的几个问题

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发表于 2012-3-26 10:11:17 | 显示全部楼层 |阅读模式

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本帖最后由 melonboy 于 2012-3-26 17:27 编辑

cmos功率放大器中晶体管将流过很大的电流。由于electromigration的考虑,直流电流流过的路径需要较大的宽度。
   但是我发现layout中源级接出来的金属条很窄,那这岂不是违反了需要较大的宽度的要求么?类似的有走过直流电流的via,如果也要求有较大的电流横截面,算起来将要很多很多的via,这个好像不太现实啊。

   那么请问在设计via和管子连出线时是否也要考虑尺寸问题呢?
   还有一个问题 如果电源线要达到所要求的较大的尺寸,我觉得用太薄m1 m2好像不合适啊,可不可以用顶层M9来走?甚至用M9上面的重布线层来做呢?
   第三个问题,请问电源线和地线可不可以同时作为走信号的传输线的地呢?如果不能的话岂不是微带线的地要和其他的地分开?我看板级电路所有的地都是连在一起的啊。
    最后我想问大家一下,我在做毫米波cmos功放,涉及到版图布局的方面我都不会,请问如何,才能快速的对这方面进行学习呢?

   谢谢大家啦!
发表于 2012-3-26 14:30:33 | 显示全部楼层
回复 1# melonboy


    无图无真相,上个图描述下
 楼主| 发表于 2012-3-26 17:35:30 | 显示全部楼层
回复 2# xiayixue198402


   暂时没图 因为cadence暂时不能用了。。。。。。。。。。。。
发表于 2012-3-26 22:00:40 | 显示全部楼层
工艺厂给的PDK中的cell的源漏只是一种普通标准,不管电流大小它都是那样宽,要是某个管子走的电流大,你作为版图设计者要自己加宽源连接线宽度,这就是模拟版图撒。
via孔的大小是定了的,除非是SEALRING或特殊定制管子,可以按照设计规则画成条状,电流大的话你可以选择多个via作成阵列状,方形最好。
可以直接跳到顶层,用顶层金属作电源/地线进行连接。
第三和最后一个问题就不太清楚了哈~
发表于 2012-3-27 08:59:11 | 显示全部楼层
手工把管子打散,增大源级宽度。

via多大一些,可能的话间距比最小规则略大可能更好。

第三个问题确实不清楚了,感觉原则上是要分开的,会不会有串扰之类?
 楼主| 发表于 2012-3-27 10:45:37 | 显示全部楼层
本帖最后由 melonboy 于 2012-3-27 10:53 编辑

回复 4# terry8876


    多谢! 我这就明白一些了,但是我怎么算起来在via1要用一二百个孔啊,这孔的数量是不是太多了呢?
 楼主| 发表于 2012-3-27 12:54:53 | 显示全部楼层
回复 5# half_honey


    我问问老师有没串扰
发表于 2012-3-27 16:07:58 | 显示全部楼层
回复 6# melonboy


    请问 via的数量你是怎么算的?
 楼主| 发表于 2012-3-28 10:39:07 | 显示全部楼层
回复 8# half_honey


    我手里没有design mamual,所以是通过《cmos circuit layout and simulation 3edition》书中所讲边长75nm的孔能通过100uA进行估计的,我用的TSMC90nm工艺,下面几层的孔都是边长120nm的,所以我估算为3个孔能通过1mA,而我设计的电路电源线要提供60mA直流电流,所以我估计要180个孔,请问我这样估计合理么?
发表于 2012-3-28 15:06:18 | 显示全部楼层
版主是不是菜鸟啊,都不出来回答问题
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