verilog语句不明

dabenzhong · 发表于 2012-3-26 09:55:07

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各位大侠见过下面的verilog语句么？
assign fifo_decode = | paddr[`H_ADDR_WIDTH-1:9]；
其中的“|”是什么意思？之前一直下verilog语句并没有遇见这样的句式，是说自己和自己做或操作么？
还有，这条语句报错，“Bounds of part-select into "paddr" are reversed.”是说要我把paddr当中的两个部分调换过来么？

xiaocat85 · 发表于 2012-3-26 10:32:36

回复 1# dabenzhong

按位或

huxiaotianxia · 发表于 2012-3-26 11:32:23

逐位按位或

hnulht789 · 发表于 2012-3-26 12:45:21

按位或运算,这个verilog中常见阿

sh_dong1 · 发表于 2012-3-26 13:38:11

位或运算

唐龙 · 发表于 2012-3-26 13:43:00

回复 1# dabenzhong

| 是按位或的意思，比如reg [2:0] a = 3'101 那么|a = 1;下面那个意思是说你不能这样部分选择整体进行或操作，可以改为先把部分选择的赋给一个变量，再对这个变量按位或。

dabenzhong · 发表于 2012-3-26 14:24:17

哦，明白了，谢谢各位

飞扬紫百合 · 发表于 2012-3-26 22:02:37

按位或

[求助] verilog语句不明

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