求助一个高频3分频电路结构？？

kook309 · 发表于 2012-3-21 19:36:13

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求助一个高频3分频电路结构？？设计中需要一个高频（1G左右）0.18um工艺的3分频电路结构，谁能提供个拓扑或有什么参考文献啊？？

semico_ljj · 发表于 2012-3-21 20:03:01

CML电流模

scpuke · 发表于 2012-3-29 16:38:20

求助一个高频3分频电路结构？？设计中需要一个高频（1G左右）0.18um工艺的3分频电路结构，谁能提供个拓扑或 ...
kook309 发表于 2012-3-21 19:36

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1G频率对.18来说不高的，tspc divider就能轻易满足，电路简单功耗小，google吧

wocaishidac · 发表于 2012-3-29 16:59:43

TSPC flip-flop绰绰有余了

kook309 · 发表于 2012-3-29 17:08:09

本帖最后由 kook309 于 2012-3-29 17:12 编辑

回复 3# scpuke

现在关键是我想得到的是50%占空比分频输出啊，有没有3分频tspc 50% 输出的电路结构啊？？？我查到的3分频一般都是得到33%占空比的分频输出。查到一篇讲CML结构的50%duty cycle的3分频电路，感觉有点复杂了就，功耗又大~！！

scpuke · 发表于 2012-3-29 17:24:54

回复 scpuke

现在关键是我想得到的是50%占空比分频输出啊，有没有3分频tspc 50% 输出的电路结构 ...
kook309 发表于 2012-3-29 17:08

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divider设计有两个层次：1，逻辑层次，即采样怎样的逻辑来实现你要的除频比。
逻辑最终都反映到：用几个DFF几个与门几个反相器通过怎样的连接关系组合起来。

你要求50%的占空比就是属于逻辑设计层次。DFF要么上升沿触发，要么下降沿触发，要实现50％输出占空比就需要输入是50％的占空比。google一个叫Clock_Dividers_Made_Easy的文章，有相关内容。

2，电路实现层次，即用什么电路来实现你的DFF/AND/INV。可选项包括：CML，TSPC，C2MOS等。

scpuke · 发表于 2012-3-29 17:33:19

不知道你要求的占空比精度有多高？
Clock_Dividers_Made_Easy中的用组合逻辑实现的50％占空比误差比较大。
如果是精度要求很高，google这一篇:Single-VCO multi-band DTV frequency synthesizer with a divide-by-3 frequency divider for quadrature signal generation.pdf

semico_ljj · 发表于 2012-3-29 19:45:54

TSPC方式有合适的paper嘛？谢谢

kook309 · 发表于 2012-3-30 11:34:03

本帖最后由 kook309 于 2012-3-30 11:40 编辑

回复 8# semico_ljj

第一篇是讲TSPC结构3分频的，比较容易找到的一篇，占空比是1/3。附2篇楼上提到的文章!

kook309 · 发表于 2012-3-30 14:15:50

回复 7# scpuke

Clock_Dividers_Made_Easy中实现50%占空比的电路中下面的一些组合逻辑用普通cmos逻辑就行了吧？至少我跑的仿真来看是没什么问题的，我用的smic0.18工艺，clk输入是1GHz。

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