Verilog 中关于`define的问题求助

shura_1206

换成这样：
          data <= {1'b1, {(`DATAWIDTH-1 ){1'b0}}};
肯定行！

visonwong

   

以下是未定义宏的右移代码：
reg  [15:0]  data;
always @(posedge clk or posedge reset)
  begin
    ...
macer_yang 发表于 2012-3-9 17:31

                               
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可以这样写：

`define   DATAWIDTH  16

reg  [`DATAWIDTH-1 : 0]  data;
always @(posedge clk or posedge reset)
  begin
     if(reset)
          data <=  1'b1 << `DATAWIDTH;
    else
          data <= {1’b0,data [`DATAWIDTH-1 : 1] };
  end

shxr

回复 12# visonwong


   这也是个办法哦，赞

chlor

   

换成这样：
          data
shura_1206 发表于 2012-3-14 10:17

                               
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同意这种写法~