关于vcs仿真systemverilog的问题

hahalucky · 发表于 2012-3-6 14:26:29

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testbench是用systemverilog搭建，但是一些厂家提供的model是用verilog写的，里面用到了systemverilog的关键词do作为信号，用vcs仿真报错。请问该怎么解决？ verilog文件又加密了，又不能手动改信号名。请问怎么解决呢？

A1985 · 发表于 2012-3-6 21:51:28

sv里面可以控制，sv关键字bypass的功能，或一些仿真器中也有此功能。自己找一下吧。

mildmind · 发表于 2012-3-6 22:33:58

学习学习~~

TommyGG · 发表于 2012-3-20 08:50:26

如果你用VCS的话，可以试试单独编译Verilog文件，不要加-sverilog
然后sv的文件也单独编译，再联合仿真，
自己查查VCS资料吧

唐龙 · 发表于 2012-3-20 09:30:53

回复 1# hahalucky

关于修改加密文件的信号名，你可以尝试写一个Wrapper将信号名改为自己的名字。编译的话，很多仿真器可以设定，比如宏编译，具体可以查一下软件自带的文档。

hahalucky · 发表于 2012-3-20 14:45:44

已经解决，用verilog95的文件可以把扩展名改为 .vg 等，只要不是.v的，然后vcs再指定这种扩展名用什么语法去编译。还是感谢各位回复

baba_ship · 发表于 2012-8-15 12:32:55

已经解决，用verilog95的文件可以把扩展名改为 .vg 等，只要不是.v的，然后vcs再指定这种扩展名用什么语法去编译。还是感谢各位回复

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