sta分析中如何对芯片的IO进行约束

Tonyhai · 发表于 2012-2-26 08:48:49

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哪位大侠来讲讲 sta中对芯片IO的约束？

特别是有些复用IO

arthur_wang_orz · 发表于 2012-2-26 09:29:32

input output delay ，load，drive, 复用和pad没啥关系了，确定你的约束走的是到你想看的路径就好了，多分几个scenario

Tonyhai · 发表于 2012-2-26 10:40:34

回复 2# arthur_wang_orz

IO没有关联时钟，要约束 input_delay output_delay 是不是要创建vitrual clock ?

复用的IO是不是要创创建多个 virtual clock ?

clock 如何划分group ？

arthur_wang_orz · 发表于 2012-2-26 12:16:35

数字同步逻辑的话，应该有相应的Input 或者 ouput clock，
其它逻辑可以用 max delay或者 v clock ，都是可以达到你约束timing path的目的的
clock group是同步的概念，一般来说同源的是一个group
非同步的没必要设clock group

永不言弃 · 发表于 2012-12-6 13:51:11

路过学习

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