如何在仿真时sweep某个Verilog-A中的变量？

lcfbest · 发表于 2012-2-12 22:49:53

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在Cadence spectre下编了个Verilog-A模块，在其中设置了几个parameter。但在仿真时，ADE窗口下的design variables中却不能列出这些parameter。难道Verilog-A中的parameter不属于设计变量么？
那怎样才能在Verilog-A中设置一些设计变量，以便仿真时sweep其中某一个？

本人刚刚接触Verilog-A，这个问题尝试了好多次都不行，十分苦恼，望各位大牛不吝赐教！

lcfbest · 发表于 2012-2-13 21:08:54

唉，没人会么？
最后我想了个比较笨的办法，勉强实现了……

kid独自飘零 · 发表于 2012-10-9 15:03:27

DC仿真时候选择元件参数扫描时可以点进去的

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