testbench里面如何显示一个模块的内部reg变量

brucelu104 · 发表于 2012-1-30 17:56:42

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我用verilog编写一个最基本的摩尔状态机，其中定义了一个reg变量，state，由于事先规定了端口，所以这个state只能算是内部变量。现在我在testbench里面需要用fmonitor输出各个参数的变化，其中要求包括每个变化时刻的状态，也就是这个state。请问改如何修改才能输出？
谢谢！

dreamylife · 发表于 2012-1-30 20:54:32

$fmonitor只要有变化就一直记录
$fmonitor(file_id, "%format_char", parameter);
eg

fmonitor(file_id, "%m: %t in1=%d o1=%h", $time, in1, o1);

jarodz · 发表于 2012-1-31 01:13:43

直接用hierachy就可以access，不一定要出port。

jun_dahai · 发表于 2012-1-31 10:47:04

层次化调用就可以了，不必要添加到端口列表里

mafan88 · 发表于 2012-2-1 18:32:58

层次化调用
如：在顶层test_top中定义一个变量
wire enable = test_top.cpu.alu.i_enable ;

SKILLER · 发表于 2012-2-2 09:36:29

楼上正解，层次化调用！

duan_dzj · 发表于 2012-2-14 14:13:30

呵呵。这么多方法，学习了。呵呵

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