导入网表以后,要打散网表(expand netlist),这是因为输入的verilog是层次化的(hierarchical),就是说网表中有模块中套模块这样的结构,这样的结构不利于工具布线,因为布线是不管这些层次结构的,有可能是最上层的线直接连到最下层。因此,apollo需要将这样的层次化的网表作一个转换,变成只有一个模块,也就是所有的基本元件都在同一个层次。然后要把这个打散后的网表(存储在库下的exp中)和你的这个cell要对应起来,就是绑定(bind)起来,这样工具才知道你这个cell是要使用你的这个exp网表,bind起来以后cell中就有东西了。接下来就是floorplan, route power net 等等manual中所讲的步骤。。