VCS 仿真的时候如何编译C文件

youngstone · 发表于 2012-1-11 11:02:54

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

刚刚接触DPI，现在写了一个文件a.c ，还有一个systemVerilog的文件b.sv 仿真的时候VCS使用什么参数才能将C文件包含进去？

lshj98115 · 发表于 2012-1-11 20:27:34

.c文件可以直接放在filelist里

youngstone · 发表于 2012-1-11 20:52:55

回复 2# lshj98115

问题已经解决了，直接在VCS仿真后面加上 +vc 选项，并且将.c 文件放到之后就行了

lshj98115 · 发表于 2012-1-11 22:10:16

回复 3# youngstone

我说的方法应该用的更多一些～～

lixuecheng · 发表于 2015-3-24 16:47:00

:victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory::victory: