刚开始学verilog 写了个uart程序，请教大侠啦；每次都丢最后一位

332981030 · 发表于 2011-12-24 19:41:10

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我用led显示串口输入的数据，每次都丢最后一位，而且最后一位总是1

代码：
  always @ (posedge clk or negedge rst_n)
if(!rst_n) begin
rx_temp_data <= 8'd0;
num <= 4'd0;
rx_data_r <= 8'd0;
  end
else if(rx_int) begin //接收数据处理
  if(clk_bps) begin //读取并保存数据,接收数据为一个起始位，8bit数据，1个结束位
num <= num+1'b1;
case (num)
   4'd1: rx_temp_data[0] <= rs232_rx; //锁存第0bit
   4'd2: rx_temp_data[1] <= rs232_rx; //锁存第1bit
   4'd3: rx_temp_data[2] <= rs232_rx; //锁存第2bit
   4'd4: rx_temp_data[3] <= rs232_rx; //锁存第3bit
   4'd5: rx_temp_data[4] <= rs232_rx; //锁存第4bit
   4'd6: rx_temp_data[5] <= rs232_rx; //锁存第5bit
   4'd7: rx_temp_data[6] <= rs232_rx; //锁存第6bit
   4'd8: rx_temp_data[7] <= rs232_rx; //锁存第7bit
   default: ;
   endcase
end
  else if(num == 4'd10) begin  //我们的标准接收模式下只有1+8+1=10bit的有效数据
num <= 4'd0; //接收到STOP位后结束,num清零
rx_data_r <= rx_temp_data; //把数据锁存到数据寄存器rx_data中
end
  end