这个问题谁可以帮我回答一下，万分感谢

atlandis

这是一个PT格式的时序报告，使用的是很老旧的工艺，（所以延迟都比较大，不过不影响下面的问题分析）
问题：
1）这个设计里面有时钟树吗？
2）什么原因造成的setup违反？提示：有多个不同的原因

此帖在EDACN上面发表过，感觉是一个比较经典的后端时序分析的问题，留次存照

    Startpoint: ffa (rising edge-triggered flip-flop clocked by CLK)
    Endpoint: ffd (rising edge-triggered flip-flop clocked by CLK)
    Path Group: CLK
    Path Type: max

   Point                       Fanout    Cap      Trans       Incr       Path
    -----------------------------------------------------------------------------
    clock CLK (rise edge)                                      0.00       0.00
    clock network delay (propagated)                           4.90       4.90
    ffa/CLK (DTC10)                                 0.30       0.10       5.00 r
    ffa/Q (DTC10)                                   0.57       1.70       6.70 f
    b (net)                        2     3.85
    U7/A (IV110)                                    0.57       0.00       6.70 f
    U7/Y (IV110)                                    1.32       0.84       7.55 r
    QA (net)                      50    32.59
    U12/A (NA310)                                   3.02       4.00      11.55 r
    U12/Y (NA310)                                   2.47       4.04      15.58 f
    n9 (net)                       3     8.87
    U17/A (NA211)                                   2.47       0.00      15.58 f
    U17/Y (NA211)                                   1.01       1.35      16.94 f
    n14 (net)                      2     4.87
    U23/A (IV120)                                   1.01       0.00      16.94 f
    U23/Y (IV120)                                   0.51       0.37      17.30 r
    n13 (net)                      1     2.59
    U15/A2 (BF003)                                  0.51       0.00      17.31 r
    U15/Y (BF003)                                   0.88       0.81      18.12 f
    n12 (net)                      1    15.61
    U16/B2 (BF003)                                  3.88       3.00      21.12 f
    U16/Y (BF003)                                   2.46       0.99      22.11 r
    n7 (net)                       1     2.61
    U10/A (AN220)                                   2.46       0.00      22.11 r
    U10/Y (AN220)                                   0.46       1.04      23.15 r
    n15 (net)                      1     2.63
    ffd/D (DTN10)                                   0.46       0.00      23.15 r
    data arrival time                                                    23.15

   clock CLK (rise edge)                                      10.00      10.00
    clock network delay (propagated)                           3.50      13.50
    ffd/CLK (DTN10)                                                      13.50 r
    library setup time                                        -1.33      12.17
    data required time                                                   12.17
    -----------------------------------------------------------------------------
    data required time                                                   12.17
    data arrival time                                                   -23.15
    -----------------------------------------------------------------------------
    slack (VIOLATED)                                                    -10.98

陈涛

擦，这不是我的后端面试--每日一题（062）吗？原封不动又被出口转内销啦！

http://bbs.eetop.cn/viewthread.p ... C%E2%A3%A8062%A3%A9

atlandis

微博上没有联系上你，只有在这里请教啦，呵呵，我先看看

atlandis

回复 2# 陈涛


   微博上没有联系上你，只有在这里请教啦，呵呵，我先看看

icfbicfb

压根没做优化啊，  一个cell 3ns啊，

有clock tree，而且propagated 了