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[求助] 关于pt报告中的transition time 与delay increase

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发表于 2011-12-8 22:08:41 | 显示全部楼层 |阅读模式

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本帖最后由 MQSDREAM 于 2011-12-8 22:16 编辑

delay increase是不是和transition time相关的啊
这个transition time是不是指的就是 output transition time 啊
sta里对delay的计算不是gate delay+output transition time 么
{During STA, the tool calculates timing of the path by calculating:
1. Delay from input to output of the gate (Gate Delay).
2. Output Transition Time .. (which in turn depends on Input Transition Time and
Output Load Capacitance).}
在的pt的报告里transition time的数值比delay increase的大这是为什么啊
未命名.jpg
望各位大牛说明一下
顺便指明小弟我哪里理解错了
发表于 2012-2-22 18:34:15 | 显示全部楼层
transition与RC有关,其中R是与管子尺寸有关,而C与自身电路结构(自生的电容结构)和负载电容有关。

delay是指cell输入信号的50%到输出信号的50%,而本人理解transition小时,也就是意味着输出信号的上升下降时间小。即可以变相的理解cell delay小。
发表于 2012-3-4 17:38:07 | 显示全部楼层
delay跟transition是两码事。output transition会影响下一级逻辑的delay.
发表于 2012-3-4 20:34:42 | 显示全部楼层
回复 2# zhq415758192


    2楼正解
发表于 2013-1-29 14:58:56 | 显示全部楼层
补充2楼,虽然delay指信号穿过cell的延时,而transition(slew)指信号翻转快慢,但是,两者有一定联系:Delay(propagation)=intrinsic+load dependent+input slew dependent,所以,可以说对于一个stdcell来说,其transition是delay的一部分,请参考下面两图。
Fig. 1 Propagation delay
PropagationDelay.JPG
Fig. 2 Transition time

TransitionTime

TransitionTime
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