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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 时钟分频电路的问题
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查看: 4288|回复: 7

[求助] 时钟分频电路的问题

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gyl42
发表于 2011-12-7 13:15:04 | 显示全部楼层 |阅读模式

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CLk1是1GHz频率，CLK2是根据CLK1 二分频得到500MHz，有什么分频电路可以使得CLK2和CLK1上升沿对齐。本来打算把PLL输出倍频下，去二分频和四分频得到CLK1和CLK2，上升沿也对齐了，不知道各位还有其它什么办法？
频率

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kwankwaner
发表于 2011-12-7 16:48:59 | 显示全部楼层
把一个上升沿D触发器的Q非接输入，原时钟接ck，输出Q
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gyl42
 楼主| 发表于 2011-12-7 17:32:13 | 显示全部楼层
这个只是二分频,没法把接CK的原时钟和输出Q 分频时钟上升沿对齐
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eagle654321
发表于 2011-12-7 18:10:42 | 显示全部楼层
分频后有延时，你可以把原时钟延时。
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gyl42
 楼主| 发表于 2011-12-7 18:20:54 | 显示全部楼层
有办法通过相同的器件来匹配这2个时钟的延迟吗?
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kwankwaner
发表于 2011-12-8 14:44:09 | 显示全部楼层
回复 3# gyl42


    只差几百个ps也不行么？
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gy118
发表于 2011-12-8 14:59:34 | 显示全部楼层
1G这么高的时钟，要完全一致比较困难啊
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gyl42
 楼主| 发表于 2011-12-8 19:51:42 | 显示全部楼层
本帖最后由 gyl42 于 2011-12-8 19:57 编辑

开始是打算把1GHz的时钟利用上升沿和下降沿分别2分频，生成2个相位差90度的500MHz时钟。一路是把这2个500MHz时钟异或生成1GHz时钟，一路是把500MHz时钟和1‘b0异或，生成500MHz时钟。这样2个时钟就比较容易把上升沿给对齐了。 这样设计感觉对1GHz的占空比要求高。
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