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[解决] 请问下关于DDR DDR-phy的问题

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发表于 2011-11-16 14:53:02 | 显示全部楼层 |阅读模式

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本帖最后由 hongzhiliao 于 2011-11-16 15:00 编辑

小弟最近对DDR-phy感兴趣,有些疑问问下大家。
1.DDR-phy是指芯片存储器的高速接口物理层,他包括controller和phy,phy的主要结构就是高速接口吗?
2.SSTL接口标准跟DFI 规范是什么关系。分别应用于什么?

(DFI规范的目标是定义存储控制器逻辑和PHY接口之间的一种通用接口。对该标准作出贡献的半导体组织、IP

和EDA公司包括ARM、英特尔、Rambus、三星电子和Synopsys。)

(SSTL电路接口标准是JEDEC(电子工程设计发展联合会)所制定的标准。
JEDEC制定了多个SSTL数据传输和接口技术标准来满足集成电路对高性能的
追求。)
3.DDR-phy的组成部分包括data slice 跟cmd lane 请问data slice跟cmd lane分别是什么意思?
4.DDR3-phy一般用于Flipchip封装中,其中的PLL上是不是不要放signal的bump,可以放PG的bump?
5.再做DDR-phy物理设计的时候,需要注意些什么问题呢?比如data slice跟cmd lane的放置;PLL的位置要求以及跟外面MCU(控制模块)的放置等)

哪位有DDR-phy或者DDR相关的资料 能不能给小弟发一下
我的邮箱是hongzhiliao@hotmail.com 非常感谢。

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