急，cadence 版图LVS仿真的时候提示有错误，求高手指点

skybluelv · 发表于 2011-11-10 19:35:21

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如题，电路图和版图吻合但有如下错误：

psub_StampErrorMult

psub_StampErrorConnect

求高手解答！！不慎感激

question23 · 发表于 2011-11-10 19:54:27

回复 1# skybluelv

应该是衬底连接的问题，具体的说明记不清楚了。但是，这个问题可以忽略，没有关系的。

skybluelv · 发表于 2011-11-12 10:15:57

回复 2# question23

谢谢，问题解决了。

Big彭 · 发表于 2013-10-11 20:22:09

我在做LVS的时候显示assura_tech.lib 文件是无效的是什么原因呢？如果你有遇到同样的问题请分享一下解决的办法谢谢啦~~~

mooreihd · 发表于 2016-3-11 20:29:06

能弱弱问句，楼主最后怎么解决的，我也出现了这个问题

Cadence—IC · 发表于 2017-4-17 11:26:58

回复 1# skybluelv

怎么解决的？

countersr · 发表于 2017-4-17 11:31:55

是有多个地的吗？用了标记不同地的层了吗

逸昕怡忆 · 发表于 2017-8-29 17:16:23

同问，也遇到相同的问题了，请问楼主是怎样解决的？

zhb19900612 · 发表于 2017-8-29 17:19:39

回复 8# 逸昕怡忆

是不是采用了DNW的工艺

逸昕怡忆 · 发表于 2017-8-29 18:07:59

我的错误是pad外面那层金属环，其中包含M1到衬底的通孔，这个错误应该是提示这个衬底没有接地，我是直接把它们都删了，就不报错了

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