clk posedge negedge

bob-yang · 发表于 2011-10-18 09:47:05

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我现在需要用到clk时钟信号的posedge 和negedge edge .可以直接用
always @( posedge clk or negdge clk ) 吗？
还是要分开来写:
always @( posedge clk )
begin
...
end
always @( negedge clk )
begin
...
end
或者用其它方法？

wl1314 · 发表于 2011-10-18 13:35:44

两种写法仿真都没问题。不过always @( posedge clk or negdge clk ) 这种不能综合，FPGA， ASIC都不行。分开写可以综合。

bob-yang · 发表于 2011-10-18 17:44:55

谢谢.我试了一下，确实。

jb7955 · 发表于 2011-10-27 15:25:12

回复 3# bob-yang

it is very easy

yangjhua9161 · 发表于 2012-3-22 10:24:38

综合出来的结果是什么样的呢?negedge clk 综合出来的是下降沿的触发器吗?还是上升沿的触发器在时钟上加了inverter?

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