Reliability Enhancement of CMOS PLL

hi_china59

Reliability Enhancement of CMOS PLL

摘要

良率与可靠度是半导体产品的两项重要因素，在制造过程中发生了一些外在情况而造成在制造过程中产生了一些缺陷，然而在CMOS IC中较为常见的是在MOS组件上闸氧化层上的问题，一般我们称之为Defect (缺陷)，这个原因在IC刚被制造出来时很难被发现的，直到过了一段时间才会因为这个缺陷使得闸氧化层损毁使得电路的执行效率大大地减低，因此要如何提早发觉并且将其避免类似的情况发生就有不少方法出现，而在目前较有效率的方式Burn-in(烧烤)，这个方法就是将IC送进考箱里利用高温高压的方示让有缺陷的MOS电路提早损毁，如此一来便可以避免这些产品流入客户的手中，但是这个方法不但提高了产品的成本也增加许多的测试时间。

还有另外的方式是使用传统Iddq Test以及0-1 Test但是对于模拟电路而言其实可能并不适用，因此我们采用另一种方式来测就是加高电压的方式来对有缺陷的MOS加压，再经我们的推导可以算出加压的电压与加压时间为何，如此一来就可精确的判断出没有缺陷的MOS可以承受的时间为多长，而达不到这一时间的MOS则会损毁，这样我们就可以不用花太多的时间与金钱来提高可靠度，因此我们选则PLL(Phase Clock Loop)作为本篇论文对模拟电路采用加压测试的电路，而PLL又可分为三种分别为线性锁相回路(Linear PLL)、数字式锁相回路(Digital PLL)以及全数字式锁相回路(ADPLL)，其中线性锁相回路为完全的模拟电路所组成，全数字式锁相回路则为整个电路均是以数字为架构所成的电路，而我们这一次PLL所选用的是数字式锁相回路，这一种PLL的特点是在相位频率侦测器由原先的模拟电路架构改为数字电路架构其于的部份则均为模拟电路，因此我们选用这一种型式的PLL便可加以验证加压测试方式可以对模拟电路或数字电路均适用。

Table of contents Page

Chapter1 INTRODUCTION1

1.1Motivation……………………………………………………2

1.2Organization………………………………………………….3

Chapter2 BRACKGROUND4

2.1Physical Failure Mechanisms………………………………..4

2.2Failure Mechanisms………………………………………….4

2.2.1CMOS Gate-Oxide Reliability……………………………….5

2.3Defect Models……………………………………………......7

2.3.1Hole-Induced (Reciprocal-Field) Breakdown Model…………………….......................................................7

2.3.2Thermochemical (Linear-Field) Breakdown Model………………………………………………………...7

2.4Extreme-Voltage Stress Tests………………………………...8

2.5Burn-in…….…………………………………………………10

2.6Extreme-Voltage Stress Tests with 1/E model…...…………..12

2.6.1Stress Time and Stress Voltage…………………………….....12

2.6.2Stress Test Vector Generation………………………………..13

Chapter3
PHASE LOCK LOOP ARCHITECTURE15

3.1PLL Architecture……………………………………………..15

3.2Phase Frequency Detector......................................…………..17

3.3Charge Pump………….……………………………………...22

3.4Loop Filter…………………………………………………...25

3.5Voltage-Controlled-Oscillator(VCO)………………………...27

3.6Divider……………………………………………………….31

3.7System Simulation………...…..……………………………..32

Chapter4
STRESS TEST OF CMOS PLLS FOR RELIABILITY EEHANCEMENT44

4.1Conventional Stress Test:0-1 Tests and Iddq Tests…………..34

4.2Stressable Analysis of Dvdloped Stress Tests…………….….34

4.3VCO………………………………………………………….43

4.4Stress Vector for Stress PLL………...……………………….45

4.5Improvement…………………………………………………48

Chapter5
SUMMARY and Future Work52

5.1Summary………….………………………………………….52

5.2Future Research Work……………………………………......53

ciscrisc

TW的一篇硕士论文

alenanderson

thanks for sharing

shikaicool

thanks

fixit

thanks

Jason_ke

好资料，谢谢分享!

fmyanglee

thanks a lot
good
nice
ya

火影忍者

良好的数据...........

xuleiwx

是国立中央大学的论文。

Ryggeor

thnx!