layout 提取参数问题

lizhaohong520@ · 发表于 2011-9-30 17:10:36

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大家好，我用calibre做LVS，layout提取sp文件的时候我的衬底cell产生了一个RO这个电阻，应该是一个寄生电阻，我该怎么屏蔽这个寄生电路呢，不让它提取出来，在LVS rules里面加入LVS BOX的话，我这个衬底cell还是会有一个pin口，而我的source是没有这个pin口的！
有什么办法把这个pin口取消或者让它与GND相连··我layout中是没有这个pin的！！是提取的时候出现了一个电阻！

icfbicfb · 发表于 2011-10-2 13:28:24

没关系吧，如果只是这一个电阻匹配不过，可以从lvs结果里面看出来的

改下spice就好了，

hiky · 发表于 2012-3-22 10:07:08

要看LVS中对这个电阻是怎么定义的，如果LVS能够认出来，说明你的版图有问题，可能是有些器件没有画对，应该注意是不是有些MARK层次没有加或者加错。

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