systemverilog 中的virtual都是什么意思？

gfshen · 发表于 2012-4-21 00:33:37

回复 1# rice973

明白了啊。。。

deepblue0036 · 发表于 2012-6-29 15:02:51

明白了。。

tjuyfb · 发表于 2012-7-21 23:25:37

学习一下

jumphigh1987 · 发表于 2012-8-12 10:40:58

解释的非常清楚，受教了

uvmer · 发表于 2013-6-18 15:56:05

本帖最后由 uvmer 于 2013-6-18 16:15 编辑

回复 TommyGG

关于virtual function或者virtual task，我有不同的理解。

如果把一个class的方法定义 ...

柠檬雨发表于 2012-4-18 10:43

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virtual

解释的很清楚！谢谢。

牛虻 · 发表于 2013-6-28 17:34:24

回复 3# TommyGG

说的很明白，比我理解的好，学习了

牛虻 · 发表于 2013-6-28 17:52:41

回复 11# 柠檬雨

这个例子举得非常好，多谢，受教了！

skle · 发表于 2013-6-28 21:03:36

回复 10# 飞扬紫百合

头像不错

sages · 发表于 2013-8-20 17:58:01

说明：
1、virtual interface：定义一个interface，且实例化多个后，如果没有定义virtual，则在任何一个实 ...
TommyGG 发表于 2011-9-28 09:20

登录/注册后可看大图

关于virtual interface，我不是很明白你的解释。

`timescale 1ns/10ps
//====interface
interface inv_if();
logic in, out;
endinterface
//====module
module inv(inv_if t_if);
assign t_if.out = !t_if.in;
endmodule
//====top
module top;
inv_if intfc1(), intfc2();
inv inv1(intfc1);
inv inv2(intfc2);
virtual inv_if t_if;
initial begin
intfc1.in = 0;
#1;
$display("@%0t : intfc1.in = %d, intfc1.out = %d", $time, intfc1.in, intfc1.out);
$display("@%0t : intfc2.in = %d, intfc2.out = %d", $time, intfc2.in, intfc2.out);
#5
$finish;
end
endmodule

复制代码

如果代码如上的话。没有virtual的interface inv_if例化的两个intfc1和intfc2的值的变化都不是相关的。所以我不太明白你说的virtual和非virtual在使用上的区别。

zhuyi1234567899 · 发表于 2013-8-21 12:17:31

回复 1# rice973

建议了解一下C++

[求助] systemverilog 中的virtual都是什么意思？