请教一个时序电路设计的问题

issacdxf · 发表于 2011-9-16 11:09:16

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设计一个串行的四位编解码电路，二进制四位串行输入输出，如8421码转余3码，设计要求串行输入输出。设计时会遇到问题是要等到四位全部输入才开始输出，此时输出落后输入三四个周期。这时时序电路的状态机该怎么设计？怎么去想？
看书时遇见这个问题：8421码转余3码，从最小位开始输入。采用米莉模型设计状态机，输入一位时就开始输出。我想如果是从最高位开始输入的话，这个就不适用了吧，输入第一位时候暂时得不到输出的。那该怎样设计？如何保证整个数据流串行输出？
盼高手大哥大姐帮忙看看，指点指点。小弟先谢过了！
未命名1.bmp

issacdxf · 发表于 2011-9-16 15:02:17

为什么没人只带你一下呢？

issacdxf · 发表于 2011-9-16 15:16:12

Verilog HDL数字系统设计【2011新书】中的问题
有那么多的人下载了这本书，看看这个问题吧

[原创] 请教一个时序电路设计的问题

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