请教TIMEQUEST约束异步时钟的问题

jinsongpo · 发表于 2011-9-12 23:06:48

您需要登录才可以下载或查看，没有账号？注册

x

大家好，中秋快乐！
我用dsp 和 altera fpga 进行通信，当dsp 向FPGA写数据时，通常是用
一个组合逻辑产生一个时钟，将数据锁存，这个时钟怎么约束啊？

shiyinjita · 发表于 2011-9-13 07:54:57

这个不需要约束吧？可以直接打两拍就可以了吧，

jinsongpo · 发表于 2011-9-13 15:41:43

您说的对，如果直接用这个组合逻辑的话，不用约束，
可是，我把这个组合逻辑的钟，用系统钟打了几拍

shiyinjita · 发表于 2011-9-14 08:23:19

你的意思是不是说比如FPGA和ARM或者FPGA和MCU进行通信呢？其中FPGA和MCU在不同的时钟下，但是频率一定呢？

canoeeda · 发表于 2011-9-18 20:10:19

很简单，跨时钟域同步吧。

shiyinjita · 发表于 2011-9-18 20:31:51

回复 5# canoeeda

？？？怎么样跨时钟域同步呢？可以详细讲讲啊？

rice973 · 发表于 2011-9-21 08:07:44

用异步fifo

[求助] 请教TIMEQUEST约束异步时钟的问题