设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › System Verilog VMM 1.1 Lab

返回列表发新帖

查看: 2414|回复: 8

[原创] System Verilog VMM 1.1 Lab

发表于 2011-9-7 12:58:25 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

ces_uvm-1.0_2011.03-3.tar.gz (2.4 MB , 下载次数: 218 )

回复

使用道具举报

发表于 2011-9-7 19:36:55 | 显示全部楼层

非常感谢

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2011-12-6 00:49:49 | 显示全部楼层

Thanks

回复支持反对

使用道具举报

发表于 2011-12-6 07:36:03 | 显示全部楼层

thanks

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2011-12-6 07:55:05 | 显示全部楼层

非常感谢

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2011-12-6 11:45:03 | 显示全部楼层

非常感谢

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2012-2-11 13:03:44 | 显示全部楼层

kkkkkkkkkkkkkkkk

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2012-8-4 03:51:40 | 显示全部楼层

这个标题是不是打错了的？？看上去好像是UVM的lab

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

返回列表发新帖

关闭

站长推荐 /1

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-8-26 11:55 , Processed in 0.016017 second(s), 4 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表