关于FPGA约束的问题

emaklutz · 发表于 2011-9-5 19:48:04

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如题，小弟现在想将一个逻辑模块约束到FPGA中的一片SLICE区域，但是不知道用什么语法，自己也查了下资料，但无奈头绪不大，所以发帖求助，希望用过的朋友给下提示，我可以自己查找对应的资料，感激不尽。

rice973 · 发表于 2011-9-6 10:29:33

语法不知道，不过quartus里面的logic lock功能应该可以满足你的要求。

y3rike · 发表于 2011-9-6 11:21:02

用物理约束
查下手册

falloutmx · 发表于 2011-9-6 14:00:56

planahead可以很轻松的做到这个工作

buley · 发表于 2011-9-6 14:07:22

planahead可以很轻松的做到这个工作
falloutmx 发表于 2011-9-6 14:00

登录/注册后可看大图

说的对，xilinx就用planahead吧。或者手动添加物理约束。

emaklutz · 发表于 2011-9-6 15:11:03

回复 5# buley
我就用的是xilinx的FPGA，S6系列的，我会去找些资料看看。
单独管脚约束我会一些，但是一整个逻辑模块的话就不知道怎么约束了。

xianrenwang · 发表于 2011-9-6 22:15:08

用LOC或RLOC

emaklutz · 发表于 2011-9-7 11:25:13

回复 7# xianrenwang
恩，可以给下详细点的语法么～感激不尽

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