IP如何仿真

DruculaC

近来用了一个ADC的IP，但是foundry没有给电路图，只有SDK压缩包，里面包含了verilog，tlf，lef文件，还有syn文件夹（包含了很多lib和db文件）。我将verilog文件导入到cadence中，进行仿真，按照IP的datasheet给了激励，发现输出的EOC(end of conversion)和10位输出都是高电平。然后看了一下verilog文件，里面基本就没有什么模拟信号转换之类的语句。

1、请问各位大牛，到底应该如何仿真ADC的IP呢？

2、另外还有一点不明白的是，verilog导入后，10为总线是一根，而我要将总线每一位分别连接到不同的电路，在cadence schematic中应该如何连接列？

DruculaC

不要沉，不要沉

DruculaC

SDK文件里面还有apollo文件夹，不知道怎么用。。。

hugodarwin

然后看了一下verilog文件，里面基本就没有什么模拟信号转换之类的语句
it seems it only contain verilog netlist.

the only way is to extract the netlist from layout with Star-RCXT

fuyibin

   

近来用了一个ADC的IP，但是foundry没有给电路图，只有SDK压缩包，里面包含了verilog，tlf，lef文件，还有sy ...
DruculaC 发表于 2011-9-5 12:31

                               
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不知道你说的verilog是指 verilog model还是一个空的 .v 仅仅是为了top上连线用的那种？
如果是完整的IP，应该有： 过LVS 用的netlist，layout gds， timing 信息 .lib ，verilog model .v ，PR 用的 lef
不过很多时候是不提供gds 和 netlist，在tapeout时候去 foundry做IP merge时候再merge到你的chip 上
不知道你是哪一种

DruculaC

回复 5# fuyibin



    我这个应该是后期做IP merge的。但是不知道怎么用这个iP啊。

    我看verilog里面应该只有顶层的说明。现在这个工艺没有pdk文件，怎么导入lef和tlf呢？

    另外还有一个IO library，也是不知道怎么用。

a3671330

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