在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 4217|回复: 5

[求助] 请问如何理解时序约束?我这样理解正确吗?

[复制链接]
发表于 2011-8-28 16:35:15 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
不好意思,我对这个有个基础的概念一直很模糊。求大家指点一下。
电路的设计需要满足一定的时序条件,所以我们需要时序约束。
时序约束是指添加了约束之后就能把电路的时序约束住,使电路满足时序条件吗?如果这样的话约束的条件是不是需要设置的和电路需求一摸一样而不留有余量,约束的越小越规范。
还是说添加的约束只是指的约束条件,这个条件是我们自己计算出来的,然后我们再来通过软件分析所设计的电路是否满足这个条件。如果不满足就需要对设计进行改动。
这样的话是不是约束条件一般要比标准值设置的宽松一点,比如电路的fmax为100Mhz,那么我们就添加约束时设置fmax为110M~120Mhz。tco,tsu,th等也类似吗?
假如最后验证违反了时序规则,我又应该怎样去修改设计呢?
求指点.....
 楼主| 发表于 2011-8-30 11:45:12 | 显示全部楼层
哪位指点一下呀...难道我发错区了.....
发表于 2011-8-30 13:49:08 | 显示全部楼层
到前端去问
发表于 2011-8-30 13:58:46 | 显示全部楼层
简单讲,就是你要决定这个设计要跑多快
发表于 2011-8-30 14:27:05 | 显示全部楼层
约束是从综合的时候开始用的,一致贯穿到backend结束,

rtl的时候不管的,
发表于 2011-8-31 18:34:48 | 显示全部楼层
RTL仅关注逻辑正确与否, 功能是否实现。

之后约束就要登上舞台了, 直到layout谢幕。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-15 06:03 , Processed in 0.019335 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表