请教一下大家为什么CT quadrature BP SD ADC 在2002年才有发表的论文呢？

bright_pan · 发表于 2015-4-20 14:03:08

continuous time sigma delta ADC, 都对采样clock的jitter要求很高， 50MHZ采样率，如果要80dB SNR, clock jitter都要5ps以下，这意味着需要一个LC的PLL(低相噪）来提供这个50MHZ的clock，这个成本对很多要求都太高了。
quadrature的好处也就是能够省掉image rejection的PPF filter, 甚至不能完全省掉，只是降低阶数，因为quadrature的ＳＤＡＤＣ也会有相位差别，很难完全匹配。
　　所以一般就是直接用２６Ｍ／４０Ｍ晶振的输出给这个ＡＤＣ做ｃｌｏｃｋ，否则需要单独的ＰＬＬ给ＡＤＣ，太浪费了。

cdting · 发表于 2018-5-5 01:40:59

非常感謝~~~~

hanks2007 · 发表于 2018-10-9 06:41:59

Very Good ! Thank you !

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