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硕士以上学历,微电子/电机/电子工程相关专业
三年以上ASIC/FPGA设计相关工作经验;
熟练掌握硬件描述语言VERILOG/VHDL和验证工具,精通RTL编码,具备丰富的相关项目经验
熟悉IC前端及后端设计的开发流程及涉及的EDA工具,有流片经验者优先
熟悉EDA综合和验证工具(DC, STA, Formality, system verilog, specman);
熟悉AMBA AXI/AHB总线
有DDR,USB,Ethernet控制器设计经验者优先
熟悉Xilinx FPGA设计工具优先
月薪:12000-30000人民币
工作地点:上海
有意发简历到mshr@mediasoc.com |
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