求助：调用IP模块综合不了，出现问题？

xiaosha921

各位大侠好：
     我用XILINX生成了四个不同的双端口SRAM,在综合的时候其中两个综合没有问题，但是还有两个出现问题，都是端口问，我检查了没有连接错误，综合不了，出现的问题如下：
ERROR:HDLCompilers:244 - "../alu_new.v" line 1372 Name 'addra' could not be resolved
ERROR:HDLCompilers:96 - "../alu_new.v" line 1372 Connection to input port 'addra' is illegal
ERROR:HDLCompilers:244 - "../alu_new.v" line 1373 Name 'addrb' could not be resolved
ERROR:HDLCompilers:96 - "../alu_new.v" line 1373 Connection to input port 'addrb' is illegal
ERROR:HDLCompilers:244 - "../alu_new.v" line 1374 Name 'clka' could not be resolved
ERROR:HDLCompilers:96 - "../alu_new.v" line 1374 Connection to input port 'clka' is illegal
ERROR:HDLCompilers:244 - "../alu_new.v" line 1375 Name 'clkb' could not be resolved
ERROR:HDLCompilers:96 - "../alu_new.v" line 1375 Connection to input port 'clkb' is illegal
ERROR:HDLCompilers:244 - "../alu_new.v" line 1376 Name 'dina' could not be resolved
.................................
...............................
下面是这个模块的调用
initial_ramr   u_initial_ramr(
                         addra(ini_addra),
                         addrb(ini_addrb),
                         clka(clk),
                         clkb(clk),
                         dina(ini_in_r0),
                         dinb(ini_in_r1),
                         douta(initial_out_r0),
                         doutb(initial_out_r1),
                         ena(ini_ena),
                         enb(ini_enb),
                         wea(ini_wea),
                         web(ini_web)
         );
.................................
模块的所有端口都是这些错误，不知道怎么解决，希望大牛指导一下。谢谢！！

blue_man

set link_library 没有加IP的库吧。

niulinux

xilinx 生成你用的什么综合工具？
这个能用的综合工具也就 XST/synplify/fpga_adv/pricision 这种。保证综合工具找得到该IP库。
你的hdlcompiler是什么？ cds的tool么？
hdl compiler 支持做FPGA的synthesis么？

110500623

信号是否有声明？生成ip后看下是否有NGC文件。。。

BlueBirdHead

你好像忘了加一個"."
Called by name, 但是verilog complier
以為是called by address.