关于FPGA测不规则脉冲数，怎样才能不丢脉冲，测试与分析！

xiaocanmeng

这个问题一直有疑问。没想明白啊。

crazyraul008

因为输入的脉冲信号与系统内部时钟不同步，可能出现在有效检测时间信号的上升沿和下降沿的时候出现亚稳态，即此时可能判断为1或0，那么就有可能多一个或少一个

lvfly

8MHz是怎么得到的，如果你的方法还不能解决的话，可以怀疑一下这个8MHz。有可能同步所用的高频时钟本身有问题。最好是经过PLL输出得到的。另外下次设计可以考虑对被测信号加入一个整形的电路。

newliujian

我认为2楼的说法是正确的，这个正负1对你来说那么重要？

YYFFLLMMNN

1.首先，你的这个500us的这个脉冲信号，需要明确是由什么时钟产生的？
  以及是由时钟的posedge 还是negedge 产生的？

2.低频信号没有出现计算错误，应该只是概率小

    你说的低频信号（10Hz-几百K）中有的频率貌似频率比500us信号（2KHZ）还高，
未必不会出现漏检，只是概率小多了。然后10HZ的信号在500us内怎么检测呢？

3.脉冲信号如果有毛刺，你就像楼上说的，用clk_8M打拍，取反相与，
  一般的毛刺就可以处理掉了。

4.多一个脉冲，或者少一个脉冲，可能是因为毛刺，也可能是因为脉冲与500us信号不同源。
  但是你的脉冲频率很低，应该出现的概率不大。  

5.“但是我认为如果有一次是正确的，按时间向后推，都应该是正确的，因为是周期信号。”
    这个不一定，因为进来的信号与你FPGA工作的时钟多半不是同源的，也就是说周期并不是一  
    直绝对相等的。

总之，
   （1）脉冲的打拍整型是肯定要做的；
   （2）为了保证“脉冲刚刚出现在500us的闸门信号的起始或者结束位置”的现象出现，建议可以将
        500us信号用clk_8MHZ的下降沿产生，然后输入的脉冲信号用clk_8MHZ打拍整型，
        这样输入脉冲的边沿与500us信号的边沿永远不会重合或者接近。
        然后再进行计数就清楚多了。
   （3）8MHZ的时钟再提高一些会更好。
   （4）再不行就不知道了。