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查看: 2702|回复: 1

[讨论] verilog-a建模的数字信号

发表于 2011-7-6 09:32:28 | 显示全部楼层 |阅读模式

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请哪位高手指点，我在利用verilog-a建模PGA，但是数字端给过来的一个5bits增益控制信号怎么处理？应为在verilog-a中没有bus的概念。

谢谢各位！！！

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发表于 2011-7-21 19:03:50 | 显示全部楼层

回复 1# george.chen

把它展开吧，也就是设5个input信号

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