FPGA乘法器问题和quartus仿真问题(初学者拜大神解决)

a8719978 · 发表于 2011-6-29 10:33:07

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1、verilog可以通过c=a*b的语句来做乘法，但这乘法器生成的是逻辑电路，还是调用FPGA资源自带的硬件乘法器？2、DSP9X9和DSP18X18这些是不是硬件乘法器呢？
3、QUARTUS自带的lpm_mult ip核采用哪种乘法器的方式，并行？booth什么的？
4、自带ip核的乘法器与c=a*b生成的乘法器内部结构是否一样，资源消耗是否相同呢？
5、quartus综合后资源消耗应该看哪里呢？

望前辈指点，指教。

tbag12345 · 发表于 2011-7-1 09:40:58

c=a*b生成的是逻辑电路，乘法器调用IP核的时候要选择的嘛，输入输出位宽，无符号带符号，流水线级数都有的，综合资源消耗有个report嘛

lcq19870 · 发表于 2011-7-3 13:24:01

生成的逻辑电路

gangersun · 发表于 2011-7-13 09:01:58

有的FPGA 带乘法器而有的FPGA不带乘法器，这个要看生成的report决定呀。

nono2000 · 发表于 2012-12-2 07:44:50

QUARTUS自带的lpm_mult ip 模擬需要 11ns~13ns 左右

edwardk · 发表于 2018-12-19 14:43:56

学习中。。。。。

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