FPGA有必要做时序约束吗？

elecmin · 发表于 2011-6-28 11:07:27

速度不高的快，可以不考虑的

thjan65 · 发表于 2011-6-28 14:18:07

多少設一下, 確定你的設計可以達到預期的速度.雖然說有時候只是參考值.但是起碼可以把最危險的地方給highlight 出來.

alenww · 发表于 2011-6-28 18:38:54

回复 11# elecmin

跑多少算不高？10MHz算么？一般理解算不高的了吧，可如果你设计中存在一条500级的组合逻辑的话，会不会出现时序违背呢？加时序约束的目的是为了做时序分析，如果你都不能说出自己设计的东西能跑多快，别人谁敢用？

elecmin · 发表于 2011-6-28 20:58:22

回复 13# alenww

大哥，咱也是初学者，下下资料信元就不够了
我就随便回复回复的，你懂的

onno · 发表于 2011-6-29 07:40:35

看设计的规模，简单的约束还是要的！

guoyu · 发表于 2011-6-29 15:31:18

如果你不约束的话，Tool是不是按照1GHz自动加约束呢？那样显然很快就会停止优化。可以适当约束，Tool会尽力而为优化时序的。

木子贝 · 发表于 2011-6-29 16:47:25

学校里做的一写小东西没什么必要，但是你做复杂的项目，必须考虑，所以从开始学习时就养成习惯比较好

木子贝 · 发表于 2011-6-29 16:47:56

学校里做的一写小东西没什么必要，但是你做复杂的项目，必须考虑，所以从开始学习时就养成习惯比较好

shawnelee88 · 发表于 2011-6-29 17:29:03

高速设计的时候必须的吧低速的话影响不是很大

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