请问cadence中如何将 cdl文件导入为 schematic

shadow_cuk · 发表于 2011-8-5 11:27:49

恩不过我都是自己手动改尺寸的不光尺寸不对 pin的属性也有不对的
LZ是在cadence里面搭数字电路

kinglij · 发表于 2011-8-5 13:29:15

mark，正想这么试一下

ilovecolin · 发表于 2011-8-5 21:42:03

我导进去过
但是wl都是错的
还是自己画保险

xiongzhh · 发表于 2011-8-5 23:05:34

你贴一张导入的那个界面图看看，我导过，台积电和中芯国际点18的工艺。都没有问题，不过数字模块的标准版图里面宽和电路原理图里面的是有一点的差别的，不过一般在3%以内。

pidan2 · 发表于 2011-10-18 16:22:31

有一个refernce library是不是没有写对？

gaojun927 · 发表于 2011-10-18 17:06:59

我记得我似乎碰到过，导入的属性有问题，但是换了cadence版本就好了。而且旧版本和新版本的控制方法还有所区别，新版本的更可靠些。

church5862 · 发表于 2011-10-18 20:27:58

这个真没玩过

猫扑注册达人 · 发表于 2013-7-22 16:53:07

在cadence中，将放大器模块的cdl导入为schematic，管子的宽长和cdl的一致，但导入带有inv，nor，nand等模块 ...
lindychen 发表于 2011-6-17 16:20

登录/注册后可看大图

请问楼主问题如何解决的啊

zhou_charles · 发表于 2013-12-17 08:40:15

好像是Map文件的问题吧？

mpig09 · 发表于 2013-12-17 09:05:27

Hi lindychen:

I need to get some information let me know how to help you.
The logic cells (inv, nand...) are standard cell or created by yourself ?

Thanks.

mpig

账号		自动登录	找回密码
密码			注册

[求助] 请问cadence中如何将 cdl文件导入为 schematic

浏览过的版块

站长推荐 /1