后端面试--每日一题（025）

陈涛 · 发表于 2011-6-10 09:42:16

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how are timing constraints developed, such as clock, generated clock, IO timing, exception? What backend team contribute to it?
一个设计的时序约束是怎么写出来的？请大略说明时钟，IO delay，false path， multicycle path是如何得到的？在完成时序约束的过程中，后端可以给予什么样的帮助？

难度：2

zmn · 发表于 2011-6-10 13:13:40

这些做前端的人应该比较清楚，如果一定要让后端的人来做，我觉得还是要分析rtl代码，找到时钟端口，根据IO上的逻辑链，设个budget，至于mutisycle path，就不清楚了。

zmn · 发表于 2011-6-10 13:15:59

请陈老大赐教

以后会怎样 · 发表于 2011-6-10 16:31:39

纯后端的人不清楚
期待答案

mnluan · 发表于 2011-6-10 16:58:02

后端人员根据设计的复杂程度，先估计clock skew的值给前端做综合用。这个clock skew的值就是后面做CTS时的目标值。当然也会出现迭代，如果说预估不准的话。呵呵。

陈涛 · 发表于 2011-6-11 08:46:36

时序收敛是后端的一大任务，不可以完全依赖和信任前端提供的SDC，一定要学会自己判断和检查

答案：
clock和generated clock一般由设计spec决定。除非有些个别的local generated clock可以有前端工程师自己添加
IO timing与系统设计有关，应该参考/兼顾其他芯片的IO时序，由前端工程师作出
exception（false path， multicycle path）一般是由前端工程师在做设计时决定的

后端可以提供clock network delay/skew，DRV，以及帮助检查SDC是否合格

tonyhard · 发表于 2019-10-9 11:40:04

后端的学习了，责任明确才好干活。

atianone · 发表于 2019-10-9 17:40:08

顶dingding

atianone · 发表于 2019-10-9 17:41:37

顶顶顶

lfzhang · 发表于 2022-4-27 19:28:04

好帖子

[原创] 后端面试--每日一题（025）

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