Verilog请教

tbing0377

是状态机的一个状态，仿真时状态也跳到这个了，我主要想从端口si接收数据存入state，然后再处理。si位宽1，state位宽3，接收连着的三个数据，可仿真时i一直为0，没有往下运行，请指导下，谢谢。
SHIFT:
              begin
                //shift_error<=0;
                if(capture_signal)
                  begin
                      if(i<command_length)
                        begin
                          state[i]<=si;
                          i<=i+1;
                        end
                      else
                        shift_error<=0;
                  end
                else
                  capture_error<=1;
             end

A1985

可以吗？条件太少。

acgoal

可能的问题是：
1. capture_signal根本就没=1过。
2. command_length =0
3. 你在其它地方复位了或者锁定了i.


SHIFT:
              begin
                //shift_error<=0;
                if(capture_signal)
                  begin
                      if(i<command_length)
                        begin
                          state[i]<=si;
                          i<=i+1;
                        end
                      else
                        shift_error<=0;
                  end
                else
                  capture_error<=1;
             end

alexander21th

问题如下：
    一般不建议这样写状态机，大多数都是采用三段式来写状态机，不建议在状态机中直接处理逻辑。if条件不是这样实现的，首先要确保两边的变量第一是一致的。
   这段代码觉得是以软件的方式写的。建议看看verilog语法书。

   还有退一步讲，就是 i 总是为0，要想动（采用软件方式）也得加for循环吧

cxq1846

楼上的好好看看人家的描述!
第一:人家的逻辑部分没有状态迁移部分,这种写法还是很常规的;
第二:什么叫做"if条件不是这样实现的，首先要确保两边的变量第一是一致的。"啥意思!!!确实要建议你"看看verilog语法书";
最不理解的就是"退一步讲，就是 i 总是为0，要想动（采用软件方式）也得加for循环吧",无语!!!
我是觉得只是仿真,如果结果都不对除了判断条件不满足,很有可能是缺敏感信号,always @(....,i)
搂主得代码不全,的确很难诊断!!